Automatizuotas integrinių grandynų projektavimas
5 (100%) 1 vote

Automatizuotas integrinių grandynų projektavimas

11. Automatizuotas integrinių grandynų projektavimas

Būtinybė naudoti elektronines skaičiavimo mašinas (ESM) projektuojant elektroninę aparatūrą buvo įvardinta jau 1960-ais metais, t.y. dar prieš didelių integrinių grandynų (DIG) sukūrimą. Automatizuoti projektavimo metodai buvo pradėti taikyti ESM loginių blokų ir elektroninių schemų projektavimui. Atsiradus didelės integracijos grandynams (DIG) ir jiems tobulėjant, kartu vystėsi ir automatizuoti projektavimo metodai. Šiandien DIG projektavimas be kompiuterio praktiškai neįmanomas.Esant šiuolaikiniams skaičiavimo technikos ir projektavimo priemonių išsivystymo lygiui, integrinių grandynų projektavimas tapo būtinybe kiekvienam šios srities specialistui. Šiame skyriuje panagrinėsime DIG automatizuoto projektavimo etapus, projektavimo sistemos struktūra ir paanalizuosime DIG topologijos projektavimo metodus.

11.1 Integrinių grandynų projektavimo ypatumai

Priklausomai nuo funkcinės paskirties, integriniai grandynai skirstomi į šias grupes:

• loginiai integriniai grandynai;

• analoginiai ir analoginiai – skaitmeniniai grandynai.

Didžiausią dalį visų integrinių grandynų sudaro loginiai grandynai. Taip yra todėl, kad integrinės technologijos yra labiau tinkamos skaitmenines schemas, nei analogines. Skaitmeninės schemos šiuo atveju turi keletą pranašumų: 1) galima suformuoti schemą iš vieno tipo elementų; 2) galima sukurti schemas su universaliomis funkcijomis, 3) paprasta įsiminti.skaitmeninį, signalą. Taigi skaitmeninių signalų apdorojimo metodų taikymas super didelių grandynų (SDIG) technologijose yra labiau paplitęs ir turi tendenciją augti. Dėl to, SDIG projektavimas didžia dalimi yra orientuotas į skaitmeninių schemų projektavimą.

Pagrindinės puslaidininkinės struktūros realizuojamos SDIG yra bipolinės ir MOP struktūros. Bipolinės puslaidininkinės struktūros pasižymi didele sparta ir didele suvartojama galia. Tokių struktūrų gamybos procesas yra gana sudėtingas ir reikalauja didelio kristalo ploto. MOP šiuo atžvilgiu yra jų priešingybė. Būtent todėl SDIG dažniausiai naudojami MOP tranzistoriai. Bendru atveju SDIG su bipoliniais tranzistoriais naudojamos tada, kai reikalinga didelė greitaveika, t.y. apdoroti aukšto dažnio signalus. Kai schemoms nekeliami kokie nors ypatingi reikalavimai, naudojami MOP tranzistoriai. Kai reikalinga maža suvartojama galia – KMOP tranzistoriai.

Pagal projektavimo būdą SDIG yra skirstomi į: pilnai užsakomi, užsakomi, pusiau užsakomi ir programuojamos loginės struktūros. Kiekvienu iš šių atveju projektavimo metodika skiriami.

1. Kuriant pilnai užsakomus integrinius grandynus (IG) vykdomas pilnas projektavimo ciklas: projektuojama originali analoginių ir loginių elementų topologija, išdėstomi funkciniai elementai, kuriamas sujungimų piešinys (vykdomas trasavimas). Šis IG kūrimo metodas įgalina gauti didžiausią elementų tankį ir geras elektrines charakteristikas. Tačiau toks projektavimo metodas brangus, labai sudėtingas ir ilgai trunka. Šis metodas labai parankus stambios apimties serijoms gaminti.

2. Kuriant užsakomus IG naudojamos įvairaus sudėtingumo elementų bibliotekos. Šiuo atveju elementariųjų schemos ląstelių schemotechniniai ir topologiniai vaizdai jau sukurti, suprojektuota ląstelė turi savitas elektrines charakteristikas, užima tam tikrą plotą. Tai gerokai sutrumpina ir labai supaprastina projektavimo procesą. Šis metodas labai parankus automatiniam IG ir jos topologijos projektavimui. Tačiau elektrinės tokių schemų charakteristikos blogesnės, bibliotekos elementai dėl savo universalumo yra pertekliniai, todėl šio tipo schemos sudėtingesnės, elementų tankis ir išdėstymas nėra optimalus. Šis metodas labai parankus mažos apimties serijoms.

3. Pusiau užsakomų IG projektavimui naudojamos bazinių ląstelių matricos (BLM). Šių schemų gamybai naudojamos plokštelės, kuriose jau suformuotos vieno tipo puslaidininkinių struktūrų matricos. Matricos ląstelė – tai tam tikros technologijos tranzistorių ir pasyviųjų elementų rinkinys, kurį galima sujungti į norimą loginį elementą. Šiuo atveju projektavimo ir gamybos procesas pats trumpiausias ir paprasčiausias. Čia efektyviai panaudojamos automatinio IG projektavimo priemonės. Deja, šio tipo schemos yra labai perteklinės, todėl jų komponavimo ir elektrinės charakteristikos blogesnės nei abiejų anksčiau aptartųjų schemų grupių.

4. Programuojamosios loginės struktūros arba programuojamos loginės matricos, kuriose visą integrinės schemos plotą užima standartinės ląstelės ir šių ląstelių bei jų tarpusavio sujungimų konfigūraciją galima užprogramuoti gamybos arba derinimo proceso metu.

11.2 Integrinių grandynų projektavimo etapai

SDIG projektavime galima išskirti du pagrindinius etapus: elektrinis projektavimas ir fizinis projektavimas. Elektriniam projektavimui yra priskiriama funkcinis projektavimas, loginis projektavimas ir schemotechninis projektavimas. Fiziniam projektavimui priskiriama topologijos projektavimas ir mikroschemos konstrukcijos projektavimas. Tipinis skaitmeninio SDIG projektavimo procesas pavaizduotas 11.1 paveiksle.

11.1 pav.

Projektavimo procesas prasideda nuo idėjos. Projektuotojas turi sudaryti projektuojamos sistemos elgsenos aprašymą. Šio projektavimo etapo rezultatas gali būti duomenų
srautų diagrama, duomenų srautų grafas ar pseudokodas. Šis aprašymo lygmuo yra abstrakčiausias. Jis aprašo projekto funkcijas, bet nenurodo, kaip jos turėtų būti įgyvendinamos. Funkcijos tik susieja projekto išėjimus su projekto įėjimais. Šio lygmens aprašymas gali būti vartojamas kaip projekto dokumentacija ir suprantamas nespecialistui.

Tolesnis projektavimo etapas – sudaryti loginės (skaitmeninės) sistemos duomenų srautų kelius. Šiame etape projektuotojas apibrėžia registrus ir loginius vienetus, reikalingus sistemos įgyvendinimui. Šios komponentės gali būti sujungtos tarpusavyje, vartojant dvikryptes ir vienkryptes šynas. Remiantis planuojama sistemos elgsena, sudaroma testų procedūra, siekiant patikrinti duomenų judėjimą per šynas tarp registrų ir loginių vienetų. Šis aprašymo lygmuo jau turi gana daug techninių detalių ir negali būti vartojamas kaip netechninė dokumentacija. Tačiau specialistui jis yra dar gana abstraktus ir projektuotojas pagal šį lygmenį gali pateikti nurodymus sintezės programai, kad sintezuotų žemesnio lygmens aprašymą.

Tolesnis projektavimo etapas – loginis projektavimas. Šiame etape, realizuojant registrus, loginius vienetus ir šynas, parenkami trigeriai ir ventiliai. Projekto etapo rezultatas yra trigerių ir ventilių sąrašas. Šio lygmens aprašymas dažnai vadinamas projekto struktūriniu aprašymu. Iš šio lygmens aprašymo nesudėtinga sintezuoti aparatūrą. Be to, iš šio aprašymo jau nematyti projektuojamos aparatūros funkcijų.

Tolesnis projektavimo etapas transformuoja ankstesnio etapo ventilių sąrašą į schemos topologiją. Per šią procedūrą trigeriai ir ventiliai pakeičiami bibliotekos standartiniais topologijos elementais arba ląstelėmis.

Galutinis projektavimo etapas yra gamyba, kuri naudoja topologijos specifikaciją, kad pagamintų didelę integrinę mikroschemą korpuse.

11.3 SDIG projektavimo sistemos struktūra

Projekto transformavimo iš vieno etapo į kitą darbas yra varginantis ir pasikartojantis. Šiai veiklai labai padeda projektavimo automatizavimas. Projektavimo automatizavimo priemonės gali padėti projektuotojui aprašyti projektą, generuoti aparatūrą, generuoti testines sekas, formuoti dokumentaciją, verifikuoti projektą. Tokios priemonės savo specifines funkcijas atlieka kiekvieno projekto etapo pabaigoje. Kitos automatizavimo priemonės atlieka sintezės funkcijas, kurios automatiškai generuoja ventilių sąrašus pagal registrines ir šynines projektuojamos sistemos struktūras taip pat sintezuoja topologiją.

Bene geriausiai šiuo metu žinoma ir plačiausiai paplitusi projektavimo sistema, apjungianti visus minėtus projektavimo etapus, yra CADENCE. Šios projektavimo sistemos struktūra pavaizduota 11.2 paveiksle.

11.2 pav.

11.4 SDIG topologijos projektavimas

Projektuojant skaitmenines logines schemas, bendruoju atveju, norima schema gaunama kombinuojant abstrakčius funkcinius elementus, vadinamus celėmis arba moduliais. Juos sudaro IR-NE bei ARBA-NE elementai, trigeriai, postūmio registrai, pastovios atminties ląstelės. Projektavimo rezultate šiuo atveju sudaromas aprašas, apimantis informaciją, apie loginę schemą, naudojamas celes ir jų sujungimų charakterį ir projektuojamos loginės schemos schematinis vaizdas. Duomenys pateikiami abstrakčia forma arba logikos aprašu.

Tolesniame projektavimo etape vyksta:

a) blokų formos, matmenų ir blokų vidinės struktūros nustatymas,

b) blokų išdėstymas ir jų tarpusavio sujungimų projektavimas. Sprendžiamas trasavimo uždavinys.

Taip nuo loginės informacijos pereinama prie geometrinės informacijos.

Topologijos projektavimo uždavinį galima nagrinėti kaip savos rūšies grafinį galvosūkį. Čia stačiakampėje srityje dėstoma daugybė celių, kurios dažniausiai taip pat stačiakampės, ir celės tarpusavyje sujungiamos elektriniais laidininkais taip, kad būtų išlaikomi elektrinių ryšių reikalavimai, taškų, išdėstytų kiekvienos celės ir visos srities periferijoje, atžvilgiu. Be to, kad išvengti tarpusavio sąveikos tarp laidininkų ir celių, elektriniai laidininkai turi būti tam tikro pločio ir išdėstyti griežtai apibrėžtais atstumais vienas nuo kito.

Daugumoje, atvejų KMOP schemose jungiamųjų takelių masyvą sudaro daugiasluoksnę struktūra: metalinių laidininkų ir polikristalinio silicio sluoksniai. Norint išvengti laidininkų susikirtimo pastarieji naudojami užtūros elektrodams. Metalinių sluoksnių skaičius gali būti įvairus. Ilgėjant polikristalinio silicio laidininkų sritims, pastebimai blogėja schemos elektrinės charakteristikos, nes didėja laidininkų varža ir parazitinė talpa (RC). Kai metalinių takelių ilgis didinamas, pablogėja schemos dažninės charakteristikos. Dabartiniu metu didelės integracijos SDIG informacijos apdorojimo greitį kristale dažnai lemia ne jo pagrindinių elementų greitaveika, o laidininkų vėlinimo trukmės. Dažnai (apie 80%) didesnė dalį kristalo sudaro sritys padengtos laidininkais.

Jautriausia SDIG projektavimo vieta, reikalaujanti daugiausiai ekonominių ir laiko sąnaudų yra topologijos projektavimas. Pagrindinis šios stadijos skirtumas nuo kitų projektavimo etapų yra tas, jog, projektuojant topologinį piešinį automatinėmis projektavimo programomis, gauti rezultatai yra iš esmės blogesni nei naudojant rankinius ar dialoginius projektavimo metodus.

Kita vertus,
rankinio, ir dialoginio projektavimo metodų panaudojimą riboja didelis elementų kiekis (šimtai tūkstančių loginių elementų) ir didelis klaidų, kurias po to reikia taisyti, kiekis. Šiuo atveju uždavinys praktiškai neišsprendžiamas rankiniu būdu.

Automatinio projektavimo kokybę blogina tai, jog įvedant tikslo funkcijas ir ribojančias sąlygas (jos negali būti tiksliai apibrėžtos) ir formalizuojant šią informaciją, jau įvedami supaprastinimai. Šiuo atveju optimalų sprendinį rasti galima, tačiau jo suradimo laikas didėjant schemų integracijos lygiui auga eksponentiniu dėsniu. Be to, šių uždavinių sprendimui reikia kas kart sudėtingesnės įrangos.

Šiuo metu Jūs matote 30% šio straipsnio.
Matomi 1526 žodžiai iš 5057 žodžių.
Peržiūrėkite iki 100 straipsnių per 24 val. Pasirinkite apmokėjimo būdą:
El. bankininkyste - 1,45 Eur.
Įveskite savo el. paštą (juo išsiųsime atrakinimo kodą) ir spauskite Tęsti.
SMS žinute - 2,90 Eur.
Siųskite sms numeriu 1337 su tekstu INFO MEDIA ir įveskite gautą atrakinimo kodą.
Turite atrakinimo kodą?
Po mokėjimo iškart gausite atrakinimo kodą, kurį įveskite į laukelį žemiau:
Kodas suteikia galimybę atrakinti iki 100 straispnių svetainėje ir galioja 24 val.